Socket Programming Socket: 소켓은 process와 process가 통신하는 end-to-end protocol의 door. 여기서 CPU는 process와 OS를 왔다갔다하며 1 - by - 1 visit을 한다. 즉 매번 네트워크 패킷이 도착했는지 boucing을 하며 체크를 해줘야한다는 것이다. → 이 bouncing으로...

이제 베릴로그 문법은 모두 배웠다. combinational logic은 적당히 truth table 그려서 하자. sequential logic module을 어떻게 설계하면 좋을까? D-Flip flop 앞에서 배웠던 대로 always block에 clock때마다 Q에 D값을 넣어주면 된다. Asynchronous reset modu...

개발자들은 항상 쉬운걸 원하고, 재사용하기를 원한다. → Task and Function! Task: display, monitor등 system이 실행하는 업무 Function: function name에 값을 저장해서 return Task와 Function의 차이점   Tasks Functi...

모듈을 간단한 primitive module로 나타내고, 그것의 연결을 바탕으로 모듈을 기술하자. Gate primitives and, or, xor buf, not bufif / notif gates three state (0,1,z) 게이트이다. signal이 1이면 게이트가 끊겨서 z가 됨 (acti...

Module definitions with Parameters module module_name [(#param)] [port] other dec. endmodule Parameters 파라미터는 elaboration step에서 평가된 후, 시뮬레이션에서는 해당 값을 넣게되는, 값이다. parameter는 delay를 특정시키...

Dataflow modeling은 primitive gate 대신 operator를 쓰는 설계 방식이다. Continuous Assignment net에 값을 drive하는 것 always active - RHS가 변하면 값이 항상 바뀐다. combination logic에 유용 assign [drive_strength] [dela...

Timing Controls reg a = #5 10; // Intra #10 reg a = 10; // Inter timing control에는 delay control event control 이 있다. Delay control delay가 음수라면 절댓값의 2’s complement를 취하고 unsigned...

Assignment continuous assignment blocking assignment nonblocking assignment 등등 Procedure Blocks (1) initial block reg를 초기화하고, wire에 값을 drive하기 위함 (2) always block continuous한 동작을 하는...

Verilog is Hardware Description Language! Module 베릴로그의 main building block이다. 모든 module은 input과 output을 가진다. Core circuit 요구된 기능을 수행한다. Interface (port) carri...

DNS: Domain Name System Why? hard to remember IP address can redirect to faster server DNS는 Distributed database이며, 하나의 큰 서버가 존재하지 않는다. 또, DNS는 IP address를 다루는 척하지만 사실 application layer 위...